Наконец пришла плата с FPGA от Altera! ^__^
Наконец дождался борд из Китая с FPGA! Давно хотел попробовать программирование под всякие там ПЛИС-ы и вот оно свершилось 😀
Скачал Quartus II и прочитал введение в Verilog. После получаса безуспешных ковыряний в IDE я всё же смог сам написать, собрать и прошить первый код на Verilog ^____^ Пищит динамиком на плате:
module Test(clk, out);
input clk;
output out;
reg out;
reg[15:0] cnt;
parameter period = 7000;
always@(posedge clk)
begin
cnt<=cnt+1;
if(cnt == period)
begin
cnt<=0;
out<=~out;
end
end
endmodule
